基礎のVerilogHDL

目標

第1章　LSI設計とVerilogHDL

• LSI開発においてVerilog　HDLを使うメリットやEDAツールとの関係を解説。
• キーワード
• HDL／RTL記述／構造記述／論理合成ツール／論理シミュレータ

第2章　初めてのVerilogHDL

• モジュールの概念と構文要素を理解する。
• 簡単な組合せ回路と順序回路の記述方法を理解する。
• テストフィクスチュアの記述方法を修得する。
• キーワード
• モジュール／入出力宣言／バス／インスタンス化／assign（継続的代入文）／ 手続きブロック／手続き代入／if文／else文／reg宣言／テストフィクスチュア／initialブロック／always＠ブロック／always＃ブロック／論理シミュレーション／reg型信号／wire型信号

第3章　VerilogHDLの文法

• Verilog　HDLの文法を理解する。
• ブロッキング代入とノンブロッキング代入の動作の違いを理解する。
• キーワード
• コメント／識別子／不定値／ハイインピーダンス／演算子／ｒｅg／ｗｉｒｅ／構造記述／RTL記述／Assign文（継続的代入文）／手続き代入文／ブロッキング代入文 ／ノンブロッキング代入文／システムタスク／＄display／＄strobe／ｉｆ／case／casex ／function

第4章　合成可能な記述の書き方

• 合成可能な記述の書き方を修得する。
• キーワード
• RTL記述／assign文（継続的代入文）／always＠ブロック／fnction／スリーステートバッファ／エッジトリガフリップフロップ／DFF／レベルセンシティブラッチ

第5章　演習問題と解説

• テストフィクスチャの書き方を修得する。
• モジュールの書き方を修得する。
• ステートマシンの記述方法を修得する。
• 簡単な回路の設計を通して、Verilog　HDLの基礎を総合的に理解できたか確認する。

収録目次

第1章 LSI設計とVerilogHDL

第2章 初めてのVerilogHDL

• 2-1 組合せ回路の記述例
• 2-2 順序回路の記述例
• 2-3 テストフィクスチュアの記述方法例
• 2-4 まとめ

第3章 VerilogHDLの文法

• 3-1 コメント文、識別子、数値表現
• 3-2 演算子
• 3-3 regとwire
• 3-4 ブロッキング代入文とノンブロッキング代入文
• 3-5 システムタスク
• 3-6 手続きブロックの構成要素
• 3-7 まとめ

第4章 合成可能な記述の書き方

• 4-1 組合せ回路のモデル化
• 4-2 スリーステートバッファのモデル化
• 4-3 フリップフロップと一般的な同期式順序回路のモデル化
• 4-4 （レベルセンシティブ）ラッチのモデル化
• 4-5 合成向き記述のポイント
• 4-6 まとめ

第5章 演習問題と解説

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